Redução de "jitter" de justificação na hierarquia digital sincrona

TL;DRAbstract

A evolucao das redes de comunicacoes digitais fez surgir novos tipos de multiplexadores que sao otimizados para o transporte de sinais de dados s{ncronos. A padronizacao destes novos tipos de multiplexadores vem sendo feita pelo CCITT (Intemational Telegraph and Telephone Consultative Committee), atraves da Hierarquia Digital Sincrona (HDS). Com o desenvolvimento dos multiplexadores da HDS surgiu a necessidade de analisar as principais fontes de jitter nessa hierarquia. Tambem tomou-se necessario desenvolver metodos de reducao de jitter. O processo de justificacao de bit e justificacao de byte utilizado na HDS introduz jitter de baixa frequencia - jitter de justificacao -, que pode afetar o sinal recuperado apos a operacao de demultiplexagem. Este trabalho analisa a origem do jitter de justificacao na HDS e os metodos existentes para reducao desse jitter, sendo que um novo metodo e sugerido. Alem disso, sao descritos os principios basicos da multiplexagem sincrona. Abstract

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